Разработчик Chisel RTL code generator

Дата размещения вакансии: 23.07.2025
Работодатель: YADRO
Уровень зарплаты:
з/п не указана
Город:
Москва
Требуемый опыт работы:
От 1 года до 3 лет

Департамент разработки IP создает кастомизируемые микропроцессорные ядра, технологии и программные инструменты на базе RISC-V ISA. Нашими клиентами и партнерами являются ключевые компании из США, Азии, Европы и России, разрабатывающие вычислительные платформы, системы хранения данных, персональные и smart- устройства, включая высокопроизводительные гетерогенные многоядерные системы со сложной специализацией и расширениями ISA, производимые с использованием новейших технологий до 5 нм.
Мы являемся активным участником конференций и рабочих групп по стандартизации RISC-V и проектам с открытым исходным кодом. Наше ядро ​​SCR1 с открытым исходным кодом, опубликованное под разрешительной лицензией, стало одним из самых популярных проектов GitHub по процессорам RISC-V.

Цель

Команда RTLGen находится на ранней стадии внедрения Chisel и сопутствующей инфраструктуры CIRCT в RTL-стек разработки. В настоящее время ведется работа по переносу небольших параметризуемых IP-ядер на Chisel, чтобы в дальнейшем применять этот подход к большим IP.
Эта деятельность включает, но не ограничивается разработкой расширений ЯП Scala для Chisel, проприетарной библиотеки компонентов Chisel и инструментов инфраструктуры CIRCT для нужд разработки IP-ядер.

Обязанности:

  • Проектирование и разработка RTL-генераторов на базе Chisel
  • Разработка инструментария для поддержки существующих генераторов RTL кода
  • Оптимизация существующего конвейера Chisel -> CIRCT pass и подача в open source community
  • Разработка нового инструментария в рамках CIRCT
  • Формирование будущих практик и стека RTLGen

Требования:

  • Python и/или C++17
  • Linux и git
  • Технический английский: умение читать, понимать и писать техническую документацию и git commit message

Преимуществом будет:

  • Знакомство с инфраструктурой компилятора LLVM, MLIR
  • Знакомство с процессом разработки и верификации RTL: Verilog/SystemVerilog /UVM/ и т.д.
  • Знакомство с Chisel и/или Scala

Мы предлагаем:

  • Стать частью глобального процесса трансформации микроэлектроники и создавать новейшие RISC-V CPU, SoC и IP;
  • Гибридный или удаленный формат: вы можете работать в комфортном лофт-офисе в Москве (Трехгорная мануфактура) или Санкт-Петербурге (Полюстрово), Нижнем Новгороде, удаленно из дома, в том числе из другого города;
  • Возможность выбора удобного начала и окончания рабочего дня;
  • Конкурентный уровень заработной платы + бонусы по результатам работы;
  • Обучение/сертификация за счет компании (по согласованному плану);
  • Возможность горизонтального и вертикального роста, а также в зависимости от результатов и интересов перемещаться между проектами и командами;
  • Добровольное медицинское страхование с первого дня.