з/п не указана
Москва
От 3 до 6 лет
FPGA Инженер – ExaNIC FDK HLS Wrapper с
поддержкой TCP (SystemVerilog)
поддержкой TCP (SystemVerilog)
Описание позиции
Молодая международная трейдинговая компания в поисках инженера уровня middle или senior на срок 1 месяц для разработки SystemVerilog‑базированной HLS‑обёртки, использующей TCP‑offload возможности фреймворка ExaNIC FDK.
Молодая международная трейдинговая компания в поисках инженера уровня middle или senior на срок 1 месяц для разработки SystemVerilog‑базированной HLS‑обёртки, использующей TCP‑offload возможности фреймворка ExaNIC FDK.
Инженеру предстоит спроектировать универсальные интерфейсы, модули CDC/FIFO между тактовыми доменами 10G Ethernet и PCIe, а
также реализовать взаимодействие с хостом через драйвер и C API ExaNIC FDK.
Целевая задержка — менее 100 нс при обработке данных на линейной скорости.
также реализовать взаимодействие с хостом через драйвер и C API ExaNIC FDK.
Целевая задержка — менее 100 нс при обработке данных на линейной скорости.
Основные обязанности
• Интеграция TCP offload блока ExaNIC FDK для различных адаптеров ExaNIC.
• Разработка SystemVerilog HLS‑обёртки и универсальных интерфейсов.
• Реализация мостов между протоколами AXI4‑Stream и Avalon‑ST с поддержкой управления потоком.
• Проектирование модулей CDC и FIFO с использованием Vivado‑макросов для синхронизации доменов 10G ↔ PCIe.
• Реализация обмена данными хост ↔ карта через драйвер и C API ExaNIC FDK.
• Разработка тестбенча с использованием SVA и функционального покрытия.
• Подготовка отчёта по производительности и оптимизации.
• Интеграция TCP offload блока ExaNIC FDK для различных адаптеров ExaNIC.
• Разработка SystemVerilog HLS‑обёртки и универсальных интерфейсов.
• Реализация мостов между протоколами AXI4‑Stream и Avalon‑ST с поддержкой управления потоком.
• Проектирование модулей CDC и FIFO с использованием Vivado‑макросов для синхронизации доменов 10G ↔ PCIe.
• Реализация обмена данными хост ↔ карта через драйвер и C API ExaNIC FDK.
• Разработка тестбенча с использованием SVA и функционального покрытия.
• Подготовка отчёта по производительности и оптимизации.
Необходимые квалификации
• Опыт проектирования и оптимизации интерфейсов AXI4‑Stream и Avalon‑ST.
• Опыт разработки CDC между тактовыми доменами с применением
Vivado‑макросов.
• Знание PCIe и взаимодействия через драйверы.
• Опыт интеграции аппаратных TCP offload‑движков.
• Уверенное владение C/C++ для работы с низкоуровневыми драйверами и API.
• Глубокое знание SystemVerilog (interfaces, packages, assertions).
Будет плюсом
• Опыт работы с Vivado HLS 2020.1 (синтез C/C++ → RTL, оптимизация).
• Владение Vivado 2025.1, использование CDC/FIFO‑макросов и Tcl‑скриптов.
• Навыки симуляции и отладки в Vivado RTL Simulator.
• Опыт FPGA‑разработки для высокопроизводительных сетевых приложений.
• Опыт проектирования и оптимизации интерфейсов AXI4‑Stream и Avalon‑ST.
• Опыт разработки CDC между тактовыми доменами с применением
Vivado‑макросов.
• Знание PCIe и взаимодействия через драйверы.
• Опыт интеграции аппаратных TCP offload‑движков.
• Уверенное владение C/C++ для работы с низкоуровневыми драйверами и API.
• Глубокое знание SystemVerilog (interfaces, packages, assertions).
Будет плюсом
• Опыт работы с Vivado HLS 2020.1 (синтез C/C++ → RTL, оптимизация).
• Владение Vivado 2025.1, использование CDC/FIFO‑макросов и Tcl‑скриптов.
• Навыки симуляции и отладки в Vivado RTL Simulator.
• Опыт FPGA‑разработки для высокопроизводительных сетевых приложений.
Техническая среда
• Основной язык: SystemVerilog
• Аппаратная платформа: ExaNIC Network Adapters
• Инструменты: Vivado 2025.1 (RTL/CDC/FIFO), Vivado HLS 2020.1 (HLS C/C++)
• Основной язык: SystemVerilog
• Аппаратная платформа: ExaNIC Network Adapters
• Инструменты: Vivado 2025.1 (RTL/CDC/FIFO), Vivado HLS 2020.1 (HLS C/C++)
• Фреймворк: ExaNIC FDK с поддержкой TCP offload
• Протоколы: AXI4‑Stream и Avalon‑ST
• Взаимодействие с хостом: драйвер и C API ExaNIC FDK
• Тактовые домены: 10G Ethernet ↔ PCIe
• Целевая задержка: <100 нс через обёртку
Доступ к среде разработки
• Инженеру предоставляется доступ к dev‑серверу с лицензированным Vivado 2025.1 и полным набором ExaNIC FDK.
• Vivado HLS 2020.1 доступен для синтеза HLS‑модулей.
• Предоставляются исходные коды, документация и оборудование ExaNIC.
• Измерение задержки исключает уровни MAC/PCIe DMA.
• Производительность проверяется на линейной скорости передачи данных.
• Протоколы: AXI4‑Stream и Avalon‑ST
• Взаимодействие с хостом: драйвер и C API ExaNIC FDK
• Тактовые домены: 10G Ethernet ↔ PCIe
• Целевая задержка: <100 нс через обёртку
Доступ к среде разработки
• Инженеру предоставляется доступ к dev‑серверу с лицензированным Vivado 2025.1 и полным набором ExaNIC FDK.
• Vivado HLS 2020.1 доступен для синтеза HLS‑модулей.
• Предоставляются исходные коды, документация и оборудование ExaNIC.
• Измерение задержки исключает уровни MAC/PCIe DMA.
• Производительность проверяется на линейной скорости передачи данных.
Условия контракта
• Срок: 4 недели (160 часов)
• Формат: удалённо
• Оборудование: лицензированные Vivado 2025.1, Vivado HLS 2020.1, полный ExaNIC FDK, аппаратные адаптеры ExaNIC
• Цель: задержка <100 нс при линейной скорости
• Результаты: исходные коды, тестовый набор, отчёт по производительности и рабочие файлы проекта.
• Срок: 4 недели (160 часов)
• Формат: удалённо
• Оборудование: лицензированные Vivado 2025.1, Vivado HLS 2020.1, полный ExaNIC FDK, аппаратные адаптеры ExaNIC
• Цель: задержка <100 нс при линейной скорости
• Результаты: исходные коды, тестовый набор, отчёт по производительности и рабочие файлы проекта.
