от 20000000 до 25000000 RUR
Ташкент
От 1 года до 3 лет
Обязанности:
- Разработка HDL-модулей (VHDL/Verilog/SystemVerilog) для FPGA-платформ (Xilinx, Intel/Altera, Microsemi)
- Имплементация и оптимизация DSP-алгоритмов: FIR/IIR фильтры, FFT/IFFT, модуляция/демодуляция (PSK, QAM, OFDM), корреляция, AGC, CIC
- Интеграция IP-ядер (AXI4, AXI-Stream, Avalon, Wishbone) в архитектуру проекта
- Разработка модулей приёма/передачи цифровых и аналоговых сигналов (ADC/DAC, JESD204B, LVDS)
- Оптимизация логики, памяти и тактирования (Clock Domain Crossing, PLL/MMCM)
- Участие в разработке и отладке SoC-платформ (Zynq, Zynq UltraScale+, Cyclone V SoC)
- Работа с инструментами Vivado, Quartus, ModelSim, Questa, Vitis, HLS
- Тестирование и валидация ПЛИС на платах (bench testing, hardware-in-the-loop)
Требования:
- Высшее техническое образование (радиоэлектроника, микроэлектроника, вычислительная техника, телекоммуникации)
- От 3 лет опыта в FPGA/DSP разработке
- Отличное знание Verilog/VHDL, FSM, Timing Constraints (SDC, XDC)
- Опыт работы с интерфейсами: SPI, I2C, UART, Ethernet, PCIe
- Знание Python/C++/MATLAB — желательно
- Опыт в проектах SDR, РЛС, РЭБ — преимущество
Условия:
- Заработная плата: 20 млн сум (испытательный срок), 20–22 млн — после
- Испытательный срок: 3 месяца
- График работы: 9:00–18:00
- Премии по праздникам и за высокие показатели работы
- Место работы: г. Ташкент, Сарыкуль (рядом с метро «Северный»)
