RTL-разработчик (Junior)

Обязанности:

• Разработка отдельных блоков на VHDL/Verilog;
• Разработка тестов для своих блоков (функциональных);
• Разработка документации на блоки;
• Портирование своих блоков на FPGA.

Требования:

• Опыт работы не требуется;
• Знание одного из HDL VHDL/Verilog (VHDL предпочтителен);
• Базовый опыт работы с любым RTL-симулятором;
• Знание английского достаточные для чтения документации;
• Высшее техническое/естественнонаучное образование (возможно незаконченное).

Желательно:

• Опыт разработки на FPGA/ASIC;
• Опыт написания скриптов на любом скриптовом языке.

Условия:

• Гибкий график работы в удобное время пн.-пт. в диапазоне с 8:00 до 20:00, возможна частично удалённая работа.
• Заработная плата от 100 000 до 130 000 рублей в месяц (на полную ставку, на руки) по результатам собеседования.
• Возможность дальнейшего профессионального развития и роста по результатам работы.
• Софинансирование медицинских услуг и занятий спортом.
• Если время в пути до работы >45 мин., оплата времени в дороге.
• Чай/кофе, печеньки, корпоративные обеды.
• Дополнительные квартальные премии.